לחברת Start-Up גלובאלית מצליחה שמפתחת צ'יפים מתקדמים לתקשורת מהירה אשר משמשים דאטה סנטרים גדולים דרוש/ה Senior Verification engineer להובלת פעילות ה- RTL design verification המורכבת תוך שילוב design aspects שונים.
במסגרת התפקיד תכנון ואימות של digital design blocks, בניית סביבת אימות באמצעות SystemVerilog / UVM.
זיהוי וכתיבה של coverage measures עבור corner-cases, ניפוי באגים ועוד.
דרישות:
BSc בהנדסת חשמל ואלקטרוניקה
10 ומעלה שנות ניסיון כ- Verification engineer
ביצוע של לפחות 2 מחזורים מלאים של block/ system verification
ניסיון ב- VLSI verification flow
ניסיון עם data path / data protocols כמו Ethernet
ניסיון עם Verification methodologies כמו eRM / UVM המשרה מיועדת לנשים ולגברים כאחד.