חברה ביטחונית באזור המרכז מגייסת מהנדס/ת Verification
התפקיד כולל: הקמה והרצה של סביבות ווריפיקציה בשיטת Verification Based Random, שימוש במתודולוגיות UVM ו- system Verilog משלב התכנון ועד מימוש Functional Coverage, תמיכה בסביבות קיימות בשפות VHDL/Verilog, כתיבת סקריפטים ב-TCL וב- Python, ביצוע אינטגרציה לסביבות קיימות וחדשות ועוד.
דרישות:
- 3 שנות ניסיון כמהנדס/ת Verification
- ניסיון בבניית סביבות UVM ו-Reuse
- ניסיון במימוש ודיווח Functional Coverage
- היכרות עם UVM Register Model ו-UVM Scoreboard
- כתיבת סקריפטים ב- Python / TCL יתרון המשרה מיועדת לנשים ולגברים כאחד.